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PLL-Grundlagen: Was Sie über Phasenregelung wissen müssen

| Autor / Redakteur: Ian Collins* / Kristin Rinortner

PLL-Schaltungen verstehen: Aufbau, Funktion und Varianten von Phasenregelschleifen.
PLL-Schaltungen verstehen: Aufbau, Funktion und Varianten von Phasenregelschleifen. (Bild: ©ALEXEY FILATOV - stock.adobe.com)

Phasenregelschleifen, englisch PLL, kommen in vielen Hochfrequenz-Anwendungen vor: von einfachen Taktbereinigungs-Schaltungen über Lokaloszillatoren für die Funkkommunikation bis zu schnellen Frequenz-Synthesizern in Netzwerkanalysatoren. Der Artikel erläutert Aufbau und Funktion von PLL-Schaltungen für verschiedene Anwendungen.

Eine Phasenregelschleife (Phase-Locked Loop – PLL) ist ein rückgekoppeltes System, das einen spannungsgesteuerten Oszillator (voltage-controlled oscillator – VCO) und einen Phasenkomparator so kombiniert, dass das Oszillatorsignal frequenz oder phasenrichtig einem angelegten frequenz- oder phasenmodulierten Signal nachgeführt wird. Die Phasenabweichung bleibt konstant. PLLs werden beispielsweise verwendet, um aus einem festen niederfrequenten Signal stabile, höhere Ausgangsfrequenzen zu erzeugen (Frequenzerzeuger).

Die erste Phasenregelschleife wurde 1932 vom französischen Ingenieur Henri de Bellescize realisiert. Phasenregelungen fanden jedoch erst eine breite Akzeptanz in der Konsumerelektronik, als Mitte der 1960er Jahre integrierte PLLs als relativ kostengünstige Komponenten verfügbar wurden.

Eine Phasenregelschleife kann als negatives Rückkopplungssystem mit einem Vorwärtskreis (Phasendetektor, Ladungspumpe, Schleifenfilter und VCO) und einem Rückkopplungsglied betrachtet werden. In der Grundkonfiguration vergleicht eine Phasenregelschleife die Phase eines Referenzsignals FREF mit der Phase eines einstellbaren Rückkoppelsignals (RFIN) F0 (Bild 1).

In Bild 2 ist eine im Frequenzbereich arbeitende Gegenkopplungsschleife zu sehen. Wenn sich die Vergleichsfunktion im eingeschwungenen Zustand befindet, d.h., wenn die Frequenz und Phasenlage des Ausgangssignals mit der Frequenz und Phasenlage des Phasendetektors (Phasenkomparators) identisch sind, bezeichnet man die PLL-Schaltung als eingerastet (locked).

Dieser Artikel behandelt nur die klassische PLL-Architektur, wie sie in den PLL-Bausteinen der Familie ADF4xxx von Analog Devices implementiert ist.

Die PLL-Grundkonfiguration: Die Taktbereinigungs-Schaltung

Das erste wichtige Element der PLL-Schaltung ist der Phasenvergleicher, der die Phasenlage des an REFIN liegenden Signals mit der Phasenlage des an RFIN liegenden Rückkopplungssignals vergleicht. Eine Weiterentwicklung ist der Phasen-Frequenz-Detektor (PFD), der Frequenz und Phasenlage vergleicht. Der PLL-Baustein ADF4002 lässt sich als eigenständiger Phasen-Frequenz-Detektor konfigurieren (Feedback-Teiler mit N =1), damit er zusammen mit einem spannungsgesteuerten Quarzoszillator (VCXO) und einem schmalbandigen Tiefpassfilter zum Bereinigen des rauschbehafteten Takts REFIN eingesetzt werden kann.

Phasenvergleicher oder Phasen-Frequenz-Detektor (PFD)

Der in Bild 3 gezeigte Phasen-Frequenz-Detektor vergleicht das an +IN anliegende Eingangssignal FREF mit dem an –IN liegenden Rückkoppelsignal. Die Schaltung enthält zwei D-Flip-Flops und ein Verzögerungselement. Am Ausgang des PFD befindet sich eine Ladungspumpe, die das rechteckförmige Ausgangssignal in einen Strom umwandelt (Q-Ausgang). Bei einem positiven PFD-Signal fließt ein positiver, bei negativem PFD-Signal ein negativer Strom.

Auf Basis dieser Architektur hat das an +IN anliegende Signal (Bild 4) eine höhere Frequenz als das Signal an –IN. Die Ladungspumpe setzt den Strom hoch, was nach dem Schleifenfilter die Abstimmspannung des spannungsgesteuerten Oszillators ansteigen lässt.

Dies wiederum führt dazu, dass die Frequenz des Signals an –IN mit der am VCO anliegenden Spannung zunimmt, sodass die beiden Eingangssignale des Phasen-Frequenz-Detektor schließlich konvergieren, sich also auf dieselbe Frequenz einrasten (Bild 5). Ist die Frequenz des an –IN anliegenden Signals höher als die des Signals an +IN, läuft der Vorgang umgekehrt ab.

Nun aber zurück zur eingangs beschriebenen Situation eines verrauschten Taktsignals, das bereinigt werden soll. Das Phasenrauschprofil, der freilaufende VCXO und die PLL-Schaltung lassen sich in ADIsimPLL simulieren.

Wie die mit ADIsimPLL erzeugten Diagramme in den Bildern 6 bis 8 zeigen, wird das Phasenrauschprofil von REFIN (Bild 6) durch den Schleifenfilter gefiltert. Das gesamte In-Band-Rauschen aus der PLL-Referenz und der PFD-Schaltung wird vom Tiefpass herausgefiltert, sodass nur das deutlich geringere VCXO-Rauschen (Bild 7) außerhalb der Schleifenbandbreite übrig bleibt (Bild 8).

Wenn die Ausgangsfrequenz gleich der Eingangsfrequenz ist, ergibt sich eine der einfachsten PLL-Konfigurationen, die Taktbereinigungs-PLL. Für Taktbereinigungs-Anwendungen wie im vorliegenden Fall werden geringe Bandbreiten für den Tiefpassfilter (<1 kHz) empfohlen.

Integer-N-Architektur für hohe Frequenzen

Um höhere Frequenzen zu erzeugen, wird ein VCO genutzt, der sich über einen größeren Bereich abstimmen lässt als ein VCXO. Hiervon macht man häufig bei Bandspreiztechniken wie dem Frequenzsprungverfahren (Frequency Hopping Spread Spectrum – FHSS) Gebrauch. Die Ausgangsfrequenz ist in solchen Anwendungen ein hohes Vielfaches der Referenzfrequenz.

VCOs enthalten ein einstellbares Abstimmelement wie eine Kapazitätsdiode (Varaktor), deren Kapazität sich abhängig von der Eingangsspannung ändert. So entsteht ein abstimmbarer Schwingkreis, mit dem sich Frequenzen in einem bestimmten Bereich erzeugen lassen (Bild 9). Die PLL-Schaltung ist damit im Prinzip ein Regelsystem für diesen VCO.

Ein Rückkopplungsteiler (Feedback Divider) teilt die VCO-Frequenz auf die Phasenvergleicher-Frequenz. Dadurch kann die PLL-Schaltung Ausgangsfrequenzen erzeugen, die ein Vielfaches der PDF-Frequenz sind. Ein Teiler kann zusätzlich auch im Referenzpfad eingesetzt werden, um Referenzfrequenzen zu verwenden, die höher sind als die PFD-Frequenz. Eine solche PLL-Schaltung liefert der Baustein ADF4108. Das zweite entscheidende Element unserer Schaltung sind die PLL-Zähler.

Wichtige Aspekte bei Entwurf von PLL-Schaltungen sind das Phasenrauschen und unerwünschte Nebenwellen aus dem Frequenzsynthese-Prozess (Störfrequenzen). Bei Integer-N-PLLs entstehen Störfrequenzen durch die PFD-Frequenz. Leckströme aus der Ladungspumpe modulieren den Abstimmanschluss des VCO – ein Effekt, der durch den Schleifenfilter eingedämmt wird.

Je schmalbandiger dieser Filter ist, umso besser werden Störfrequenzen herausgefiltert. Ein ideales Signal weist keinerlei Rauschen und keine zusätzlichen Störfrequenzen auf (Bild 10). In der Praxis ist die Trägerfrequenz jedoch rauschbehaftet, wie in Bild 11 gezeigt. Beim Einseitenband-Phasenrauschen handelt es sich um die relative Rauschleistung bezogen auf den Träger innerhalb einer Bandbreite von 1 Hz für einen gegebenen Abstand von der Trägerfrequenz.

Integer-N- und Fractional-N-Teiler

In schmalbandigen Anwendungen ist der Kanalabstand gering (typisch <5 MHz) und der Feedback-Zähler N hat einen hohen Wert. Um hohe N-Werte mit einer kleinen Schaltung zu erzielen, wird ein sogenannter „Dual Modulus Prescaler“ (P/P+1), wie in Bild 12 gezeigt, benutzt.

Dieser berechnet die N-Werte nach N = PB + A. Für das Beispiel eines 8/9-Prescalers und eines N-Wertes von 90 wird dazu ein Wert von 11 für B und von 2 für A berechnet. Der Dual Modulus Prescaler teilt A Zyklen lang (d.h. zwei Zyklen lang) durch 9 und teilt anschließend B-A (= 9) Zyklen lang durch 8 (siehe Tabelle 1).

Der Prescaler wird üblicherweise mit einer für höhere Frequenzen geeigneten Schaltung entworfen – zum Beispiel mit bipolaren ECL-Schaltungen (Emitter Coupled Logic). Die A- und B-Zähler dagegen müssen nur das niederfrequentere Prescaler-Ausgangssignal verarbeiten und lassen sich deshalb mit langsameren CMOS-Schaltungen implementieren.

Hierdurch reduziert sich der Flächenbedarf und der Stromverbrauch der Schaltung. In Taktbereinigungs-PLLs für niedrigere Frequenzen wie dem ADF4002 wird auf den Prescaler verzichtet.

Das (in die Bandbreite der PLL-Schleife fallende) In-Band-Phasenrauschen wird direkt vom Wert von N beeinflusst, d.h., es wird um 20∙log N verstärkt. In schmalbandigen Anwendungen mit hohem N-Wert bestimmt also der N-Wert das In-Band-Rauschen.

Mit einem Fractional-N-Synthesizer wie dem ADF4159 oder dem HMC704 lässt sich ein System realisieren, das eine feine Auflösung zulässt, aber dennoch die Verwendung eines deutlich niedrigeren N-Werts ermöglicht und somit ein erheblich geringeres Phasenrauschen erzeugt.

Anwendungsbeispiele von Fractional N-Teilern

Wie dies möglich ist, erläutern die Bilder 13 bis 16. In diesen Beispielen generieren zwei PLLs Frequenzen für den Lokaloszillator eines 5G-Systems im Bereich von 7,4 bis 7,6 GHz mit einer Kanalauflösung von 1 MHz. Der ADF4108 kommt hier in einer Integer-N-Konfiguration zum Einsatz (Bild 13), während der HMC704 in einer Fractional-N-Konfiguration eingesetzt wird.

Der HMC704 (Bild 14) lässt sich mit einer PFD-Frequenz von 50 MHz einsetzen, was den N-Wert und damit das Phasenrauschen reduziert, während nach wie vor eine geringe Schrittweite von 1 MHz (oder sogar noch weniger) möglich ist.

Das Resultat ist eine Verbesserung um 15 dB bei einem Frequenz-Offset von 8 kHz (Bild 15 im Vergleich zu Bild 16). Beim ADF4108 ist dagegen eine PFD-Frequenz von 1 MHz erforderlich, um die gleiche Auflösung zu erzielen.

Beim Einsatz von Fractional-N-PLLs, die gebrochene Vielfache der Referenzfrequenz erzeugen, ist Sorgfalt geboten, damit Störsignale nicht die Leistung des Systems beeinträchtigen. Bei PLLs wie dem HMC704 sind Störfrequenzen an den ganzzahligen Grenzen besonders problematisch (diese entstehen, wenn der gebrochene Anteil von N in der Nähe von 0 oder 1 liegt – zum Beispiel liegen 147,98 oder 148,02 sehr nah am Zahlenwert von 148).

Abhilfe kann hier geschaffen werden, indem ein Puffer zwischen VCO-Ausgang und HF-Eingang eingefügt wird und/oder die Frequenzplanung so erfolgt, dass REFIN geändert werden kann, um diese problematischeren Frequenzen auszusparen.

Bei der Mehrzahl der PLLs ist das In-Band-Phasenrauschen sehr stark vom N-Wert und somit auch von der PFD-Frequenz abhängig. Durch Subtrahieren von 20∙log N und 10∙log FPFD vom flachen Teil des gemessenen In-Band-Phasenrauschens erhält man die Gütezahl (englisch Figure of Merit, FOM), die häufig als Kriterium für den Vergleich verschiedener PLLs verwendet wird.

Ein weiterer Faktor, der sich auf das In-Band-Rauschen auswirkt, ist das von der Ausgangsfrequenz des Bausteins abhängige 1/f-Rauschen. Der FOM-Anteil und das 1/f-Rauschen bestimmen zusammen mit dem Referenzrauschen das In-Band-Rauschen eines PLL-Systems.

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