Neue Generation A/D-Wandler Neuartige ADC-Architektur für Highspeed-Anwendungen

Einen Chip-Prototyp mit einer neuartigen ADC-Architektur für leitungsgebundene Highspeed-Anwendungen präsentiert imec auf der IEEE International Solid-State Circuits Conference in San Francisco. Der A/D-Wandler mit Namen „Slope-ADC“ ist – im Vergleich zu SAR-ADCs – etwa um die Hälfte kleiner, bietet aber trotzdem eine höhere Effizienz. Zu sehen ist der Prototyp auf Stand #1.

Herkömmliche Architekturen von A/D-Wandlern wie Sigma-Delta (Delta-Sigma) und Successive-Approximation-Register (SAR) erfüllen heutige Anforderungen an die schnelle Verarbeitung enormer Datenmengen nur bedingt. Darüber hinaus führt die ständige Skalierung von Halbleitertechnologien zu verstärktem Rauschen und Instabilitäten. Diese Limitierungen machen die Entwicklung neuartiger ADC-Architekturen erforderlich.

Insbesondere Anforderungen wie z. B. extrem niedriger Stromverbrauch für Geräte im Internet der Dinge, extrem hohe Geschwindigkeit für die optische Kommunikation und hohe Auflösung für die medizinische Bildgebung treiben die Forschung an innovativen ADC-Architekturen voran.

Das auf dem Prinzip Time-to-Digital Converter (TDC) basierende A/D-Wandlerkonzept ist eine der neuesten ADC-Architekturen. Bei dieser Architektur liegt der Schwerpunkt auf der Umwandlung von Zeitintervallen in digitale Werte und nicht auf der Quantisierung von Spannungswerten. TDCs eignen sich besonders gut für Hochgeschwindigkeitsanwendungen.

Eine weitere Architektur sind ADCs mit sukzessiver Annäherung und integrierter Hintergrundkalibrierung. Diese ADCs funktionieren ähnlich wie herkömmliche SAR-ADCs, enthalten jedoch einen Mechanismus zur Hintergrundkalibrierung, um Abweichungen zu kompensieren und die Leistungsfähigkeit zu verbessern. Dies ist besonders bei Anwendungen hilfreich, bei denen eine hohe Präzision erforderlich ist.

Die sogenannten Algorithmic-ADCs mit verbesserter digitaler Korrektur sind ein weiterer Ansatz. Die Wandlung erfolgt iterativ, und jede Wiederholung verbessert die Genauigkeit der Wandlung. Durch den Einsatz komplexer Algorithmen zur Korrektur von Fehlern, die sich im Laufe der Iterationen ansammeln, werden hochauflösende Ergebnisse erzielt.

Auf der diese Woche stattfindenden IEEE International Solid-State Circuits Conference (IEEE ISSCC2024) hat imec eigenen Angaben zufolge eine Architektur vorgestellt, die die Grundlage für eine völlig neue Generation von A/D-Wandlern (ADCs) bilden soll. Der stark zeitgekoppelte „Slope-ADC“, der auf dem TDC-Ansatz basiert, bietet eine hohe Effizienz und eine sehr geringe Fläche sowie außergewöhnliche Geschwindigkeiten bei der Datenwandlung. Damit ist er prädestiniert für die rasant steigenden Anforderungen an die Datenverarbeitung und den Datendurchsatz in Rechenzentren, die durch den Anstieg von Cloud Computing und (generativen) KI-Anwendungen hervorgerufen werden.

Neue Architektur überwindet die Limits von SAR-ADCs

A/D-Wandler in optischen Transceivern basieren meist auf der Zusammenschaltung (einer großen Anzahl) von SAR-ADCs, die Dutzende von parallelen Highspeed-Kanälen aufweisen. Bei einer Skalierung auf Abtastraten von weit über 100 GSample/s führt der SAR-ADC-Ansatz zu einer erheblichen Vergrößerung der Fläche und langen Verbindungsleitungen, was wiederum zu erheblichen parasitären Effekten und Energieverlusten führt.

Um den steigenden Bandbreiten- und Datenverarbeitungsanforderungen und dem daraus folgenden Bedarf an immer schnelleren A/D-Wandlern gerecht zu werden, gehen die Entwicklungen, wie oben angerissen, dahin, diese Einschränkungen mit neuen Architekturen zu überwinden.

„Unser stark zeitgekoppelte Entwurf des „Slope-ADC“ macht sich zum einen das Phänomen zunutze, dass langsame, aber extrem kleine Kanäle für eine effizientere Umwandlung pro Fläche sorgen. Zum anderen wird durch die Anordnung (vieler) dieser Kanäle in einem zweidimensionalen Array die Länge der Verbindungsleitungen minimiert und die durch parasitäre Elemente verursachte Verlustleistung reduziert. Dadurch erreichen wir eine höhere Effizienz und Skalierbarkeit, während die Grundfläche des A/D-Wandlers deutlich reduziert wird“, erklärt Joris Van Driessche, Programmmanager bei imec.

Proof-of-Concept: Chip-Prototyp 42GS/s 7b in 16 nm

Eine Machbarkeitsstudie seiner neuen ADC-Architektur (Slope-ADC) präsentiert imec auf der ISSCC24 in San Francisco / USA mit dem zeitgekoppelten Chip-Prototyp 42GS/s 7b.

„Schon bei der relativ niedrigen Geschwindigkeit von 42 GSample/s liegen die Vorteile unseres Ansatzes auf der Hand. Unser in 16-nm-FinFET-Technik realisierter Chip-Prototyp enthält ein Array von 768 Slope-ADCs mit einer aktiven Kernfläche von nur 0,07 mm². Das ist mindestens um den Faktor zwei geringer als bei herkömmlichen Ansätzen. Außerdem liegt die Verlustleistung von 96 mW auf dem neuesten Stand der Technik“, kommentiert Joris Van Driessche.

„Mit anderen Worten: Dies ist der erste Beweis dafür, dass unsere neuartige Architektur funktioniert. Und die Vorteile werden noch bedeutender, je höher die Geschwindigkeiten werden(150 GSample/s und mehr)."

Derzeit wird ein 5-nm-ADC vollendet, der dieselbe Architektur verwendet und Abtastraten von weit über 150 GSample/s bei extrem niedrigem Stromverbrauch erreichen soll. Parallel dazu hat das Team mit der Entwicklung einer 2-nm-Implementierung begonnen, die auf Geschwindigkeiten von über 250 GSample/s abzielt.

„Wir glauben, dass dies ein wichtiger Schritt in der Entwicklung einer ganz neuen Generation von ADCs mit geringem Energiebedarf ist, die die künftigen leitungsgebundenen Anwendungen unterstützen. Er überwindet die Grenzen der SAR-ADC-Implementierungen, die bei extrem hohen Geschwindigkeiten an ihre Grenzen stoßen dürften“, so Van Driessche abschließend.

Imec lädt weitere Partner ein, sich an diesem Forschungsprojekt zu beteiligen – beispielsweise Fabless-Unternehmen, die sich auf die Entwicklung von Bausteinen für leitungsgebundene Verbindungen spezialisiert haben. Darüber hinaus gibt es für Unternehmen, die Zugang zu den ADC-IP-Blöcken von Imec suchen, Lizenzierungsmöglichkeiten.(kr)

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(Mit Material von imec und MPS.)

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