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Power-Tipps von TI, Teil 44 Korrektes FET-Timing in synchronen Abwärtswandlern

Autor / Redakteur: Robert Kollman * / Johann Wiesböck
Power-Tipps von TI, Teil 44
Power-Tipps von TI, Teil 44
(Bild: Texas Instruments)

Thema dieses Power-Tipps ist die Bedeutung des Timings bei der Gate-Ansteuerung der high und low-seitigen FETs in synchronen Buck-Schaltreglern (Abwärtswandler). Auf ein optimiertes Timing kommt es insbesondere deshalb an, weil die Ingenieure bestrebt sind, ihren Stromversorgungen den bestmöglichen Wirkungsgrad zu verleihen. Es gibt zwei Zustandswechsel während der Schaltperiode: das Einschalten des low-seitigen Schalters und das Einschalten des high-seitigen Schalters.

Kritisch ist das Einschalten des low-seitigen Schalters, da dieser Zustandswechsel nahezu ohne Verluste erfolgt. Nach dem Abschalten des high-seitigen Schalters sorgt der Strom in der Drossel dafür, dass die Spannung am Schaltknoten verlustfrei auf das Massepotenzial gezogen wird. Das Ende dieses Zustandswechsels ist der beste Zeitpunkt zum Einschalten des low-seitigen Schalters. Es ist unkritisch, wenn die Body-Diode kurzzeitig leitend ist, bevor der low-seitige Schalter einschaltet, da hieraus keine Sperrverzögerungsverluste entstehen. Außerdem werden jegliche überschüssigen Ladungsträger in der Sperrschicht vor dem nächsten Zustandswechsel abgebaut. Allerdings kommt es zu einem übermäßigen Leitungsverlust, wenn der Strom in der Body-Diode übermäßig lange bestehen bleibt. Das Timing für den Einschaltvorgang des high-seitigen FET ist deshalb der Zustandswechsel, auf den es in erster Linie ankommt. Zu frühes Einschalten würde zu Shoot-Through-Verlusten durch Cross-Conduction-Effekte (Querströme) über den low-seitigen FET führen. Zu spätes Einschalten wiederum hat zusätzliche Leitungsverluste zur Folge und injiziert überschüssige Ladungsträger in die Body-Diode des low-seitigen FET, die dementsprechend abgebaut werden müssen. Ob zu früh oder zu spät – beides geht zu Lasten des Wirkungsgrads.

Um den Wirkungsgrad als Funktion des Timings zwischen den beiden Treibersignalen charakterisieren zu können, entwickelte ich Stromversorgungen, bei denen sich die Verzögerung der Treibersignale verstellen lässt. Die Bilder 1 bis 3 zeigen die Ergebnisse meiner Auswertung der Effizienz als Funktion der Verzögerungszeiten.

Bild 1: Zu frühes Einschalten des high-seitigen Schalters hat Shoot-Through-Ströme zur Folge
Bild 1: Zu frühes Einschalten des high-seitigen Schalters hat Shoot-Through-Ströme zur Folge
(Bild: Texas Instruments)

Der in Bild 1 gezeigte Verlauf ist zu beobachten, wenn der high-seitige FET einschaltet, bevor der low-seitige FET vollständig abgeschaltet hat. Ein erweiterter Miller-Bereich zeigt sich bei der Gate-Ansteuerung des low-seitigen FET, wenn der low-seitige und der high-seitige FET gleichzeitig leitend sind und es dadurch zu Shoot-Through-Strömen im Leistungsteil kommt. Schaltet der low-seitige FET schließlich ab, kommt es zu zusätzlichen Spannungs-Überschwingern am Schaltknoten.

Bild 2: Verzögert sich das Einschalten des high-seitigen Schalters, wird die Body-Diode leitend
Bild 2: Verzögert sich das Einschalten des high-seitigen Schalters, wird die Body-Diode leitend
(Bild: Texas Instruments)

In Bild 2 wird der high-seitige FET eingeschaltet, nachdem der low-seitige FET abgeschaltet hat und sich in der Body-Diode bereits ein Strom aufgebaut hat. Schaltet der high-seitige FET nun ein, stößt er den Recovery-Vorgang der Body-Diode an und man sollte erwarten, dass eine Stromspitze die Spannung am Schaltknoten ins Schwingen bringt. Dass es hierzu nicht kommt, ist der extrem kurzen Sperrverzögerungszeit (12 ns) der verwendeten MOSFET-Body-Diode zu verdanken. Langsamere Body-Dioden würden tatsächlich ein erhebliches Schwingen verursachen.

Bild 3: Hier ist das optimale Timing zu sehen, das den Wirkungsgrad verbessert und die Belastung für die Bauelemente verringert
Bild 3: Hier ist das optimale Timing zu sehen, das den Wirkungsgrad verbessert und die Belastung für die Bauelemente verringert
(Bild: Texas Instruments)

Der beste Wirkungsgrad stellt sich bei den in Bild 3 gezeigten Verhältnissen ein. Die low-seitige Gate-Spannung geht hier beinahe auf das Massepotenzial zurück, bevor der high-seitige Schalter eingeschaltet wird. Der high-seitige Schalter wird eingeschaltet, bevor die untere Body-Diode leitend wird, sodass sich das Schwingen am Schaltknoten auf ein Mindestmaß beschränkt.

Bild 2: Diese Kurve macht die drastischen Auswirkungen des Treiber-Timings auf den Wirkungsgrad deutlich
Bild 2: Diese Kurve macht die drastischen Auswirkungen des Treiber-Timings auf den Wirkungsgrad deutlich
(Bild: Texas Instruments)

Bild 4 zeigt die Wirkungsgradkurve für die Leistungsstufe eines mit 300 kHz getakteten Wandlers mit 12 V Eingangsspannung und einer Ausgangsspannung von 1 V/15 A, wenn das Timing der Gate-Ansteuerung variiert wird. Auf der linken Seite wird der high-seitige Schalter zu früh eingeschaltet wie in Bild 1, während das Einschalten rechts zu spät erfolgt (siehe Bild 2). Der links erkennbare steile Abfall des Wirkungsgrads ist auf die Shoot-Through-Ströme im Leistungsteil zurückzuführen.

Die (flacher verlaufende) Abnahme der Effizienz auf der rechten Seite hat zwei Ursachen, nämlich Leitungsverluste und Sperrverzögerungsverluste in der Body-Diode des low-seitigen FET. Während die Body-Diode leitend ist, fällt an ihr eine Spannung von etwa 0,7 V ab. Während dieser Zeit errechnet sich der maximal erreichbare Wirkungsgrad der Stromversorgung näherungsweise gemäß Gleichung 1:

Gl. 1
Gl. 1

Wenn die Diode in jeder 3 µs dauernden Schaltperiode für eine Zeitspanne von 50 ns leitend ist, wirkt sich dies mit rund 1,2 % auf den Gesamtwirkungsgrad aus. Bei der hier vorliegenden Leistungsstufe ist der Sperrverzögerungsverlust irrelevant, da MOSFETs mit kurzen Sperrverzögerungszeiten von 12 ns verwendet werden.

Zusammenfassend ist zu sagen, dass ein korrektes Timing der Gate-Treibersignale entscheidend für die Maximierung des Wirkungsgrads von synchronen Buck-Schaltreglern ist. Das Timing sollte so gestaltet sein, dass die Body-Diode des low-seitigen FET nur für eine möglichst kurze Zeitspanne leitend ist. Das Einschalten des high-seitigen FET ist der kritischste Zustandswechsel und sollte erst dann erfolgen, wenn der low-seitige FET vollständig abgeschaltet hat. Auf diese Weise werden die Schaltverluste minimiert, und auch das Schwingen der Spannung während des Zustandswechsels verringert sich.

Eine weiter ins Detail gehende Abhandlung zu diesem Thema finden Sie in der Applikationsschrift SLUA281 von Texas Instruments mit dem Titel Predictive Gate Drive Boost Synchronous DC/DC Power Converter Efficiency (April 2003).

Im nächsten Power-Tipp geht es um eine Methode zur EMI-Reduzierung in Offline-Netzteilen.

Weitere Informationen zu dieser und anderen Power-Lösungen finden Sie außerdem auf www.ti.com/power-ca.

* * Robert Kollman ist Senior Application Manager und Distinguished Member of Technical Staff bei Texas Instruments

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