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Grundlagen Das richtige Widerstandsverhältnis für synchrone Abwärts-MOSFETs

| Autor: Kristin Rinortner

Die Abwägung der Leitungs-Verlustleistung in einer synchronen Abwärtsleistungsstufe als Funktion des Tastverhältnisses und das Verhältnis von FET-Widerständen liefern einen hilfreichen Einstiegspunkt für die Auswahl von FETs.

Das richtige Widerstandsverhältnis für synchrone Abwärts-MOSFETs
Das richtige Widerstandsverhältnis für synchrone Abwärts-MOSFETs
(Quelle: Redaktion Elektronikpraxis)
In diesem Power-Tipp betrachten wir eine Abwägung der Leitungs-Verlustleistung in einer synchronen Abwärtsleistungsstufe als Funktion des Tastverhältnisses und das Verhältnis von FET-Widerständen. Die Ergebnisse dieser Abwägung liefern einen hilfreichen Einstiegspunkt für die Auswahl von FETs.

Normalerweise werden Ihnen im Rahmen des Entwicklungsprozesses bestimmter Spezifikationen vorgegeben, die einen Eingangsspannungsbereich und die gewünschte Ausgangsspannung beinhalten, und Sie sind aufgefordert die geeigneten FETs auswählen. Möglicherweise haben Sie als IC-Entwickler ein bestimmtes Budget zur Verfügung, das zudem die FET-Kosten oder die Größe des Gehäuses begrenzt. Beide dieser Vorgaben helfen bei der Auswahl der gesamten MOSFET-Chipfläche. Anschließend können sie zum Optimieren der entsprechenden FET-Fläche hinsichtlich ihrer Effizienz verwendet werden.

Bild 1: Der normalisierte Leitungsverlust als Funktion des Prozentsatzes für die FET-Fläche Bild 1: Der normalisierte Leitungsverlust als Funktion des Prozentsatzes für die FET-Fläche

Zunächst gilt es festzuhalten, dass der Widerstand eines FET umgekehrt proportional zu seiner Fläche ist. Wenn den FETs demnach ein Gesamtfläche zugeordnet ist und Sie die Fläche des High-Side FETs erhöhen (um den Widerstand zu reduzieren), muss die Fläche des Low-Side-FETs sinken, wodurch der zugehörige Widerstand steigt. Zweitens steht der Prozentsatz der Leitungszeit für die High-Side- und Low-Side-FETs in Bezug zum Wandlungsverhältnis der Ausgangs-/Eingangsspannung, die in erster Näherung identisch mit dem High-Side-Tastverhältnis (D) ist. Der High-Side-FET leitet für den prozentualen Zeitanteil D, während der Low-Side-FET für den verbleibenden prozentualen Zeitanteil (1 – D) leitet.

In Bild 1 wird der normalisierte Leitungsverlust als Funktion des Prozentsatzes für die FET-Fläche dargestellt, der dem High-Side-FET (X-Achse) und dem Wandlungsfaktor (Kurven) zugeordnet ist. Offensichtlich existiert für ein vorgegebenes Wandlungsverhältnis eine optimale Zuordnung der Chipfläche zwischen High-Side und Low-Side, bei der der Leitungsgesamtverlust minimal ist. Verwenden Sie bei geringen Wandlungsverhältnissen einen kleinen High-Side-FET. Verwenden Sie im Gegensatz dazu bei hohen Verhältnissen mehr FET-Fläche auf der High-Side. Die Zuordnungen sind insofern kritisch anzusehen, als für eine Schaltung, die für ein Wandlungsverhältnis von 12 auf 1,2 V (Tastverhältnis beträgt 10 Prozent) optimiert wurde, eine Zunahme des Leitungsverlusts von 30 Prozent zu verzeichnen ist, wenn der Ausgang auf 3,6 Verhöht wird. Wird der Ausgang weiter auf 6 V erhöht, beträgt der Zuwachs der Leitungsverluste nahezu 80 Prozent. Schlussendlich sollte angemerkt werden, dass jede Kurve bei 50 Prozent High-Side-Flächenzuordnung denselben Punkt durchläuft. Dies lässt sich damit begründen, dass die beiden FET-Widerstände an dieser Stelle identisch sind.

Bild 2: Es gibt ein optimales Flächenverhältnis, das auf dem Wandlungsverhältnis basiert.Hinweis: Widerstandsverhältnisse sind umgekehrt proportional zu den Flächenverhältnissen. Bild 2: Es gibt ein optimales Flächenverhältnis, das auf dem Wandlungsverhältnis basiert.Hinweis: Widerstandsverhältnisse sind umgekehrt proportional zu den Flächenverhältnissen.

Aus Bild 1 haben wir gelernt, dass der schlimmste Fall für einen optimierten Leitungsverlust bei einem Wandlungsverhältnis von 50 Prozent auftritt. Es existiert jedoch eine Möglichkeit, Verluste unterhalb dieser Stufe bei unterschiedlichen Wandlungsverhältnissen zu reduzieren.

Anhang 1 enthält die Formeln für diese Optimierung, während in Abbildung 2 die Ergebnisse präsentiert werden. Selbst bei extrem niedrigen Wandlungsverhältnissen sollte dem High-Side-FET ein wesentlicher Teil der FET-Chipfläche zugeordnet werden. Dasselbe gilt für hohe Wandlungsverhältnisse, bei denen der Low-Side-FET ein bedeutender Teil der Fläche zugeordnet werden sollte. Bei diesen Ergebnissen handelt es sich um eine grobe Übersicht über das Problem. Sie beinhalten keine Dinge wie unterschiedliche spezifische Widerstände zwischen High-Side- und Low-Side-FETs, Einflüsse von Schaltgeschwindigkeiten oder Kosten und Widerstände, welche mit dem für die bestimmte Chipfläche notwendigen Chipflächengehäuse einhergehen. Sie stellen jedoch einen guten Ausgangspunkt für die Bestimmung der Widerstandsverhältnisse zwischen den FETs dar und sollten zu einem besseren Gesamtverständnis bei der FET-Auswahl beitragen.

Anhang: Herleitung von Bild 2 Anhang: Herleitung von Bild 2

Von Robert Kollman, Texas Instruments

Über den Autor

 Kristin Rinortner

Kristin Rinortner

, ELEKTRONIKPRAXIS - Wissen. Impulse. Kontakte.